废电脑回收:加快早期设计探索和验证,缩短上市时间

芯片级验证的挑战

鉴于先进工艺设计的规模和复杂性,而且各方为抢先将产品推向市场而不断竞争,片上系统(SoC)设计团队没有时间等到所有芯片模块都全部完成后才开始组装芯片。因此,SoC设计人员通常会在模块开发的同时开始芯片集成工作,以便在设计周期的早期捕获并纠正任何布线违规,从而帮助缩短至关重要的上市时间。错误在早期阶段更容易修复,而且对版图没有重大影响,设计人员在此阶段消除错误,可以减少实现流片所需的设计规则检查(DRC)迭代次数(图1)。

但是,早期阶段芯片级物理验证面临许多挑战。通常,在布局规划的早期阶段,未完成模块中报告的违规数量非常多,导致此现象的原因是许多系统性问题可能广泛分布在整个设计中。系统性问题的典型例子包括SoC级别的模块布局偏离网格、SoCMACRO封装外发生IP合并、保留布线层上发生IP布线、时钟网络上的过孔类型不正确,以及SoC中IP布局方向不匹配,如图2所示。在这个阶段区分模块级违规和顶层布线违规并非易事。

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