简介
版图与电路图比较(LVS)验证是片上系统(SOC)设计周期中集成电路(IC)验证必不可少的组成部分，但鉴于当今高密度且层次化的版图、不断提高的电路复杂性以及错综复杂的晶圆代工厂规则，运行LVS可能是一项耗时且资源密集的工作。全芯片LVS运行不仅会将设计版图与电路图网表进行比较，而且通常还包含会增加LVS运行时间的其他验证，例如电气规则检查(ERC)和短路隔离。
根据设计的复杂性，调试这些设计的LVS结果可能同样具挑战性且耗时，进而影响总周转时间(TAT)和计划的流片日程。解决电源接地网络之间的短路问题既困难又耗时，不仅是因为在这些大型网络中电源接地网格扩展到整个设计规模，还因为造成短路的原因可能有很多。同样，要确定版图和电路图之间的比较差异可能很困难，因为造成差异的原因可能有很多，而且跟踪高密度设计中的对应元素可能非常费时费力。如果设计人员想要在尽可能短的收敛时间内为其高性能设计获得无LVS错误的结果，实现有效且高效的LVS调试方法至关重要。
LVS调试的挑战
传统上，LVS流程主要包含两个步骤提取和电路比较。首先，使用器件提取和网络连接提取功能从版图中提取版图网表。然后，将此提取的版图网表与电路图网表进行比较。任一步骤中发现错误，都可能导致调试时间延长。
由于同一网络被分配多个文本名称，因此可能会出现文本短路(textedshort)，导致连接提取期间提取错误的网络名称。带文本网络之间的短路是提取阶段设计人员面临的主要调试问题之一。调试这些短路可能很棘手，因为造成短路的原因多种多样，并且短路可能跨越多个设计层次结构。大型网络（例如电源和接地网络）常常在整个版图区域中扩展，包含许多多边形并跨越多个层次结构，从而使得短路的电源接地网络难以调试。
将提取的版图网表与源网表进行比较时，也可能出现问题。当今的设计非常复杂，涉及众多器件和多个层次结构，设计人员常常需要花费相当多的时间来匹配版图和源网表中的等效元素，最终跟踪并解决差异来源。
无论设计人员是要解决一个很长的电源网络上的短路问题，还是调试比较不匹配问题，都需要更有效和更高效的调试技术。幸运的是，设计人员可以利用高级调试技术来大大缩短用于调试LVS错误的周转时间。我们来看一些利用Calibre工具套件更高效地解决复杂LVS调试问题的调试技术。
交互式短路隔离
如上所述，由于短路可能有许多不同的原因并且跨越多个设计层次结构，调试当今设计中的短路可能非常耗时。
通过启动CalibrenmLVS运行并启用短路隔离，设计人员可以生成一个短路隔离数据库，其中包含版图中所有短路的一个全面列表。然后，设计人员可以使用CalibreRVE交互式短路隔离(ISI)调试流程来显示短路网络中提取的独立多边形，并从关键短路开始，以渐进顺序系统地调试短路（图1）。
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